Respuesta rápida: es un output regComo puedo poner eso en verilog? Q me casca y estaba con el de nes para ponerlo en rgb vga
El output logic ese no lo traga
Respuesta menos rápida: fíjate que q, que es la salida que te interesa, es asignada mediante una asignación no bloqueante ( <= ) dentro de un always con un reloj (o sea, un always secuencial). Dentro de un always secuencial, todos los destinos de asignaciones deben ser "reg" en Verilog, así que q debe ser un reg, en este caso, un output reg.
En SystemVerilog, para acabar con la confusión (la hay? yo no me confundo, la verdad) entre wire y reg, o entre reg combinacional y reg secuencial, crearon el "logic" (que realmente no sé si contribuye más a la confusión o no...)