Investigaciones previas sobre CHAMELEON96

Placas completas (con o sin programador incorporado): Terasic, Altera, "chinas", etc
zx81
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Re: Investigaciones previas sobre CHAMELEON96

Mensaje por zx81 » 10 Sep 2020, 21:47

Esta tarde creemos haber descubierto un "problemilla" con esta placa, quizá habría de ser confirmado por alguien más. Se trata de que, aunque la placa tiene 3 relojes, 2x25Mhz y uno a 24 Mhz (USB), no hay ningún reloj que entre directamente a la FPGA. El rbf que carga al arrancar, tiene los fuentes escritos en Qsys, y hace uso de dos IP de Altera, uno para el HDMI y otro para la SD, de modo que sin ellos no puede ser resintetizado.

Sospechamos que lo que han hecho ha sido redirigir un reloj del HPS al PLL de la FPGA, pero esto es lo que dice Intel al respecto de esta solución:

https://community.intel.com/t5/Programm ... d-p/115492

Aparentemente, tiene mala pinta. Y eso que aún no hemos hablado del chip de HDMI, fantásticamente indocumentado, descatalogado por NXP que ya no fabrica ese tipo de soluciones, y que solo te remiten a ventas, porque allí ya nadie sabe nada ni puede dar soporte.

Si se confirma semejante desastre de ingeniería, estaríamos ante otro caso de placa-ladrillo, porque como ARM suelto es peor que una PI-2.... :\

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jepalza
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Re: Investigaciones previas sobre CHAMELEON96

Mensaje por jepalza » 11 Sep 2020, 13:30

Ya me ha llegado la placa !!! super-rápido, desde USA. Sin problemas de aduanas.

Imagen

fpganoob
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Re: Investigaciones previas sobre CHAMELEON96

Mensaje por fpganoob » 12 Sep 2020, 01:28

Hola Jepalza, como piensas solucionar el tema del clock de la FPGA?
Tomandolo del HPS, intentando ponerlo externo u otro tipo de solución?

Edito : Por otro lado... Has pensado en la posibilidad de ponerle Sram? serian menos lineas. Y respecto a los voltajes, hay chips de cambio de voltajes, con un delay, que quizas con la velocidad de la sram sea utilizable.

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jepalza
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Re: Investigaciones previas sobre CHAMELEON96

Mensaje por jepalza » 12 Sep 2020, 21:28

Lo del reloj, no tenía ni idea (eres el tercero que me lo comenta, lo habéis visto antes vosotros que yo).
Me he centrado en la memoria, hasta recibir la placa. Entre ayer y hoy he tenido "0" minutos para investigar (soy autónomo, y los "findes" son mi alimento habitual). A ver si mañana busco un rato para probar.

Lo de la memoria, SRAM la descarto al 100%, por que ningún core de la Mister la usa. Todos tiran de SDRAM externa o BRAM interna. Si hay cores que empleen SRAM será emulando SDRAM. AL menos, hasta donde conozco.

Lo de que serían menos líneas, solo en el las Hyperram, por que la SRAM gasta unas cuantas tambien (unos 30:A0-A19, D0-D7, CS, WE, RD) y son los que hay en el conector J3, el mas accesible "en casa".

Cambiar de voltaje complica el diseño, a mi parecer. Lo mas limpio es una SDRAM de 1.8 que "se come" todos los 40 pines entre J3 y J8, o la Hyper, que deja espacio para meter DB9, minisd y lo que haga falta.

Pero eso no es cuestión mia. No soy yo quien va a diseñar las memorias. El primero que conecte una memoria, y consiga un core con ella, es quien iniciará la carrera. Y por ahora, no hay participantes (dicho en plan poema)

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Re: Investigaciones previas sobre CHAMELEON96

Mensaje por fpganoob » 12 Sep 2020, 23:35

Bueno lo de Sram en Mister puede tener un empujoncito... pero yo no lo veo como un clon de la mister, aunque si puede aprovecharse mucho y cambiar los cores de sdram a sram. o como plataforma de desarrollo.

Las Hyperram parece que tienen problemas con los refrescos... los hacen cuando quieren y te pueden dar problemas con los timmings que necesites...

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jepalza
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Re: Investigaciones previas sobre CHAMELEON96

Mensaje por jepalza » 13 Sep 2020, 08:22

Los problemas de las hyper yo también leí, y comenté sus posibles problemas al emplear como SDRAM, en algunos cores. Pero visto que SDRAM a 1.8 se come el 100% de los pines, y no deja sitio para nada mas, no le veo otra.

Lo de no usar esta placa como "clón" de la mister, eso es de cada uno.
En mi caso, la quiero para eso, para tener un mini-mister, y sobre todo, por encima de todo , para el AO486.

Mi idea es dedicarla a un 486 (a sabiendas que el core aún no es perfecto ni especialmente rápido), y como mucho, cores grandes, como SNES, Megadrive, NeoGeo, poco mas.
En su día, el UnAmiga, antes de tener ese nombre, lo hice exclusivamente para el A500, no pensé en mas cores, y mira como ha terminado.

Ya he comentado en correos privados, que mi idea no es tener esta placa, con la capacidad que tiene (110k) para meter un Spectrum que puedo tenerlo en el SIDI, en el ZXUNO, ZXDOS, UNAMIGA, etc...
Tener 110k de espacio y "desaprovecharlo" con cores de 20k (arcades, sistemas 8 bits) es tontería.

Por eso yo votaba por la SDRAM, y cores "gordos". Si los gordos entran, los peques van solos.


Por otro lado, lo del reloj, ya empiezo a ver problemas, he tratado de arrancar un ZX81 y no funciona...
Toca estudiar que se puede hacer.

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Re: Investigaciones previas sobre CHAMELEON96

Mensaje por jorsus » 13 Sep 2020, 15:03

Manuferhi ha sacado un modulo para Mister de 2SRAM/32SDRAM. Esta adapando los cores de Spectrum Next y ZX Uno para Mister. Parece que tiene la intencion de portar mas cores. Asi que la SRAM si que va a tener sentido para los posibles clones de la Mister.

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Re: Investigaciones previas sobre CHAMELEON96

Mensaje por jepalza » 14 Sep 2020, 09:39

Estoy probando la placa para ver si consigo al menos una simple imagen por HDMI.

Por ahora, nada de nada. Me ha costado bastantes horas averiguar cómo se programa para esta Cyclone-V-SOC con ARM.
Aún hay cosas que debo aprender (y mucho), como que se programa en "dos" grupos, los que van a la FPGA, y los que van al ARM.
Los de la FPGA, se llaman "FPGA" en el fichero que viene con la demo de la placa, y los que van al ARM se llaman "HPS". Los de la FPGA son "solo" 66 pines I/O, y el resto, hasta 205 totales, son de la HPS (HPS=Hardware Processor System).
En el lado FPGA se programa sin problema, como siempre (como se hace para UnAmiga), pero en el lado HPS.... no tengo ni idea!!!
No consigo nada. EL único reloj que tenemos, que es "fijo" (por ahora) de 25mhz, va en el PIN_C16 (HPS_CLK) y si lo selecciono, el Quartus me dice que es un "pin de sistema" y no me deja continuar. Pero sin reloj, no hay pruebas que hacer.

De los 66 pines FPGA que podríamos usar en modo "normal", la gran mayoría (mas del 80%) están "pillados" por el HDMI, el WIFI-BT y el MIPI (modulo cámara). Solo quedan unos pocos libres , en el conector J3 (en concreto 4 nada mas).

El HDMI no emplea el ancho completo de datos (es algo que aún tengo verde), veo que emplea los pines de datos 03-07:rojo, 10-15:verde y 19-23:azul, y los iniciales de cada color, no están conectados (1-2, 8-9 y 16-17-18), lo que hace un 565 para los colores.

Para grabar algo en la FPGA, hay que pasar necesariamente por el ARM, sin él, no graba (o no sé hacerlo). Los drivers del USB BLASTER-II integrado sirven los que vienen con el Quartus (carpeta "17.1\quartus\drivers\usb-blaster-ii") . Si solamente añadir un fichero SOF, no reconoce la FPGA, pero si damos autodetectar, reconoce el ARM junto a una FPGA "5CSEBA6" y permite grabar.

El problema, ahora que entiendo un poco mas este sistema SOC, es que la mayoría de pines que van a los conectores externos J3 y J8 son HPS, y esos los controla el ARM, que es la parte que aún desconozco. (¿quizás se programan desde linux? :shock: )

Lo peor de todo, es el reloj "atado" de 25mhz del ARM. Si no deja cambiarlo o usarlo a gusto, no hay nada que hacer :?

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Re: Investigaciones previas sobre CHAMELEON96

Mensaje por Subcritical » 14 Sep 2020, 10:38

Ayer @Yo_Me consiguió un reloj interno en el HPS te adjunto enlace de descarga.
https://drive.google.com/file/d/1WnGFqm ... sp=sharing

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jepalza
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Re: Investigaciones previas sobre CHAMELEON96

Mensaje por jepalza » 14 Sep 2020, 20:26

Hoy ha sido un día sin frutos. Me he tirado unas 10 horas probando a incluir ese reloj en un core normalito, y no he sido capaz.
Por un lado, me dice que los módulos QSYS que empleo, son para la versión comercial del Quartus, y no me deja seguir, por otro lado, cuando consigo avanzar, me dice que no hay espacio suficiente en la FPGA (o sea, que supera los 110k!!! para uno core de poco mas de 7k).
Esto del QSYS y programar a través del ARM me ha superado (por hoy al menos).
Es supercomplejo. Con lo limpio que se ve un código "solo fpga", ver uno con QSYS integrado, es una locura, un desorden tremendo de líneas.... :?

Mañana mas... y espero que mejor :oops:

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