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10 Sep 2018, 18:57
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09 Sep 2018, 20:21
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Simulación de salida de audio en un diseño que implementa un chip de sonido (SID)
por mcleod_ideafix » 07 Sep 2018, 17:02 » en Verilog / SystemVerilog - 0 Respuestas
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Core Atari 800XL (Mark Watson). Registro de cambios.
por desUBIKado » 05 Sep 2018, 19:28 » en Atari 800 - 0 Respuestas
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Entrevista a McLeod en el programa 7x01 del podcast "Retro entre amigos"
por desUBIKado » 04 Sep 2018, 18:30 » en Recursos en Internet - 0 Respuestas
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Simulación de salida de video en un diseño que genera una señal VGA
por mcleod_ideafix » 02 Sep 2018, 03:01 » en Verilog / SystemVerilog - 0 Respuestas
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01 Sep 2018, 22:38
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Review de la evolución de los cores de la MiST en noviembre de 2016
por desUBIKado » 28 Ago 2018, 18:54 » en Recursos en Internet - 0 Respuestas
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Primera aparición del MiST en un programa de AmigaWave
por desUBIKado » 27 Ago 2018, 18:40 » en Recursos en Internet - 0 Respuestas
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Core ZX81 antiguo reemplazado por nuevo core ZX80/ZX81
por desUBIKado » 26 Ago 2018, 12:11 » en Sinclair ZX81 - 0 Respuestas
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26 Ago 2018, 11:05
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21 Ago 2018, 16:23
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17 Ago 2018, 19:07
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Crear módulos combinacionales con IF-ELSE incompletos de forma que no generen latches
por mcleod_ideafix » 15 Ago 2018, 13:46 » en Verilog / SystemVerilog - 0 Respuestas
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Asignar un valor "don't care" como salida en un módulo combinacional en Verilog
por mcleod_ideafix » 15 Ago 2018, 12:36 » en Verilog / SystemVerilog - 0 Respuestas
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EDA playground: para hacer desarrollos rápidos en Verilog o VHDL desde un navegador web
por mcleod_ideafix » 15 Ago 2018, 11:21 » en General - 0 Respuestas
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